8:45
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9:30 |
受付 ぜひお早めにご来場ください
8:45-9:15 コンチネンタル・ブレックファーストをご用意してお待ち申し上げております。
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9:30
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10:20 |
Welcome Video Message
Synopsys, Inc. President and CEO Sassine Ghazi
ご挨拶
日本シノプシス合同会社 社長 河原井 智之
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K-1
拡がりゆく「知」の時代。イノベーションの原動力とは。
Synopsys, Inc.
General Manager, Product Management & Markets Group, Member of Corporate Executive Staff
Ravi Subramanian
09:30-10:20
K-1
日本語同時通訳
拡がりゆく「知」の時代。イノベーションの原動力とは。
AIの急速な進歩、半導体の普及、ソフトウェア定義 (Software-Defined) システムの勃興により、「知」の創造が瞬く間に拡がっていく新時代が到来しています。この新しい時代では、様々な産業でテクノロジがシームレスに統合され、自動車や工場からデータセンターに至るまで、テクノロジ産業にとってかつてない成長のチャンスであると同時に、コンピューティング能力、エネルギー消費、設計といった面では大きな課題を突き付けています。本セッションでは、この新しい時代にあってシリコン to システムの世界にイノベーションを巻き起こす重要な枠組みの変化について考察します。
Synopsys, Inc.
General Manager, Product Management & Markets Group,
Member of Corporate Executive Staff
Ravi Subramanian
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10:30
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11:00 |
K-2
ホームサービス・ロボットの組込脳型人工知能を目指したレザバーチップ
九州工業大学大学院
生命体工学研究科 教授
田向 権
氏
ホームサービス・ロボットの組込脳型人工知能を目指したレザバーチップ
人の生活空間で動くホームサービス・ロボットには、環境や物体、人物を認識するビジョン・システム、曖昧な言語指示からロボットの動作を計画する大規模言語モデルなど、多様なAI技術の集積が求められます。本講演では2024年7月にオランダで開催された世界最大のロボット競技会RoboCup＠Homeリーグで優勝した我々の最新ロボットAI技術をご紹介するとともに、現行AIの消費電力問題に触れ、その解決の一端として取り組んでいるレザバーチップについてご紹介します。また、長年FPGAによるAI実装に取り組んできた当ラボがASIC設計にチャレンジする様子を紹介し、高度AIチップ設計人材育成に関して感じる大学の使命を述べます。
九州工業大学大学院
生命体工学研究科
教授
田向 権
氏
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11:15
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11:50 |
ソシオネクストRTL配線混雑解析手法のRTL Architectへの実装
株式会社ソシオネクスト
ソシオネクストRTL配線混雑解析手法のRTL Architectへの実装
先端プロセスおよび大規模化に伴う物理設計の複雑化かつ長期化が課題となる中、上流設計段階で物理設計への影響を考慮した回路構造を作り上げることが重要となってきています。ソシオネクストでは、回路構造起因による配線混雑課題を早期解決するために、独自開発したRTL配線混雑解析機能を運用してきました。
今回、シノプシスとの共同開発により、その機能をRTL Architectに実装し、さらなる機能強化を実現しました。配線混雑発生に対してRTL設計者が、解析結果とガイダンスに従い、RTL修正もしくは論理合成設定を容易に行うことができ、RTL Architect上でその効果を確認できます。
本セッションでは、RTL配線混雑解析機能の概要と活用事例についてご紹介します。
株式会社ソシオネクスト
グローバル開発本部 SoCシステム開発部
蕪尾 知恵
氏
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VC Formal DPVによる画像処理回路に対するフォーマル検証適用への取り組み
株式会社リコー
VC Formal DPVによる画像処理回路に対するフォーマル検証適用への取り組み
画像処理回路には多くのパラメータがあり、パラメータ組み合わせの網羅やコーナーケース条件の検証を行うことはダイナミック検証では困難で、バグをすべて検出できない可能性があります。一方、フォーマル検証は網羅的な検証が可能ですが、演算を含むような画像処理回路には不向きという課題がありました。
弊社の画像処理回路開発では、仕様となる画像処理アルゴリズムは検証済みのC/C++で提供されるため、RTLとC/C++の等価性を検証可能なシノプシス社のフォーマル検証ツールVC Formal DPV (Datapath Validation) を活用し、RTLとC/C++の等価を取ることで、画像処理回路検証の品質向上および工数削減を目指しています。
昨年度は3つのデザインでの試行結果をご紹介しました。今年度はVC Formal DPVの新機能、および昨年度よりも複雑な構造のデザインへの適用事例をご紹介します。
株式会社リコー
先端技術研究所 共通基盤センター 第二エレキ設計室 デジタル設計一グループ
吉岡 太一
氏
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車載向けイメージセンサー開発におけるCustom Fault機能安全適用事例
ソニーセミコンダクタソリューションズ株式会社
車載向けイメージセンサー開発におけるCustom Fault機能安全適用事例
車載機能安全規格ISO26262:2018にて車載向け半導体のガイドラインが策定されて以降、故障注入検証は半導体設計で重要性を増しており、ソニーはイメージセンサのロジック故障注入検証に取り組んでいます。その一方、ミックスドシグナルICであるイメージセンサはアナログ回路設計でも故障注入検証を活用することは有用ですが、検証実行時間が膨大にかかるという課題がありました。ソニーでは、車載向けイメージセンサのアナログ回路に対してPrimeSim Custom Faultを用いて効率的な故障注入検証を行い、安全機構の故障検出率の導出と設計へのフィードバックを通して検出率向上を実現しました。イメージセンサ特有の視点から故障注入検証を取り入れた開発フローと運用をご紹介します。
ソニーセミコンダクタソリューションズ株式会社
車載事業部 車載商品技術部 ２課
青木 真実
氏
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イタレーションサイクル短縮を目指したSilverによるシステム検証の効率化の取り組み
本田技研工業株式会社
イタレーションサイクル短縮を目指したSilverによるシステム検証の効率化の取り組み
全方位安全運転支援システムの開発は、年々増加するソフトウェアの機能拡張とその検証により複雑化しています。そのため、従来の実ECUやテスト車両を使った開発だけでは期間の短縮が難しく、シフトレフトや検証の高速化が求められています。我々は、シノプシス社の仮想ECUプラットフォーム Silverを用いて、運転支援システム機能開発におけるイタレーションサイクルの短縮に向けた取り組みを行いました。
ECUモデルを仮想化する上での制約や課題、社内ユーザーへの機能展開など、本セッションではSilverを用いた、全方位安全運転支援システムにおけるソフトウェア開発の一例をご紹介します。
本田技研工業株式会社
電動事業開発本部 BEV開発センター
ソフトウェアデファインドモビリティ開発統括部
先進安全・知能化ソリューション開発部
先進安全プラット開発課
Staff Engineer
山辺 智晃
氏
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11:50
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12:40 |
Synopsys.aiによるAIドリブン・チップ設計
Synopsys, Inc.
12:00-12:35
L-1
日本語同時通訳
Synopsys.aiによるAIドリブン・チップ設計
今日のチップ開発では、設計の複雑化/大規模化、先進プロセスノードがもたらす設計課題、消費電力と性能のトレードオフなど設計者が直面する主要な課題に加えて、人材不足の問題も表面化しています。本セッションでは、最近のAIのトレンドの概要をご紹介し、生成AI機能を含むSynopsys.aiテクノロジが、アーキテクチャから製造までのチップ設計フローの最適化と自動化にどのように適用できるかをご説明します。また今後のAI技術の進化によりもたらされる開発期間短縮、生産性ならびに結果品櫃の向上についても考察します。
Synopsys, Inc.
Executive Director, Product Management, EDA Group
Arvind Narayanan
Synopsys.ai, Fusion Compiler, VCS, Custom Compiler, Verdi, VC Formal, TestMax ATPG, DSO.ai, VSO.ai, ASO.ai, TSO.ai, Design.da
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SNUG Silicon ValleyでのMicrosoft社によるキーノートセッション講演ビデオを上映いたします！
From Momentum to Scale: Unlocking Value in Innovation for the AI Transformation
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12:40
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13:15 |
ソニーにおけるFusion Design Platform を用いたRTL-to-GDSII full flowの構築と設計適用事例
ソニーセミコンダクタソリューションズ株式会社
ソニーにおけるFusion Design Platform を用いたRTL-to-GDSII full flowの構築と設計適用事例
シノプシス社のインプリメンテーション環境であるFusion Design Platformにおいて、RTLからDFTを挿入できる TestMAX Managerや合成・P&Rが統合されたツール Fusion Compiler、AI/MLを活用した自動最適化ツール DSO.aiなどのソリューションが提供されています。
ソニーでは、それらを積極的に活用し、Shift Leftやシームレス化を意識した設計の冗長性、やり直しの改善、PPA価値最大化を目標にフローの開発、適用を進めています。
今回、ソニーにおけるRTL-to-GDSIIフロー開発の取り組みと、開発の中で起きたツール課題やフローの適用事例をご紹介するとともに、目指すフローを達成するためのシノプシスへの期待についても説明します。
ソニーセミコンダクタソリューションズ株式会社
モバイルシステム事業部 バックエンド設計部 IPF5課
野田 直樹
氏
ソニーセミコンダクタソリューションズ株式会社
モバイルシステム事業部 バックエンド設計部 IPF6課
加藤 豪
氏
Fusion Compiler, TestMAX Manager, DSO.ai
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IC Validator: 半分のリソースで速度2倍
Synopsys, Inc.
12:40-13:15
SO-1
日本語同時通訳
IC Validator: 半分のリソースで速度2倍
現代の設計コミュニティには、開発期間の短縮、計算リソースの削減、デバッグプロセスの簡素化/容易化という3つの主要な要件があります。シノプシスの開発チームは、これらの要件に対処するため常にお客様各社と協力して取り組んでいます。本セッションでは、先進ノードおよび成熟したノードの両方で、こうした要件を満たすことができるIC Validatorの最新機能についてご紹介します。
Synopsys, Inc.
Senior Director, Applications Engineering, Customer Success Group
Vikas Gupta
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RISC-V ISAのフォーマル検証用アサーションIP (AIP) のご紹介
日本シノプシス合同会社
RISC-V ISAのフォーマル検証用アサーションIP (AIP) のご紹介
RISC-Vのオープンソースの命令セットアーキテクチャ (ISA) がプロセッサ開発の新しい時代を開き、関連のIP、SoCの市場収益は年々増加しています。RISC-Vコアが段々ポピュラーになってきている今、その検証が重要な課題になっています。
本セッションでは、RISC-Vコアへのフォーマル検証の必要性を確認しつつ、RISC-Vコアに対するフォーマル検証の適用およびRISC-VアサーションIPによるフォーマル検証環境構築のフローをご紹介します。
日本シノプシス合同会社
EDAグループ
アプリケーション・エンジニア
銭 鏡
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Custom Compiler-Traceability環境でのリグレッション・テスト実行
株式会社日出ハイテック
Custom Compiler-Traceability環境でのリグレッション・テスト実行
日出ハイテックでは、お客様の要求に合わせたカスタムICの設計/製造を行っています。IC設計では要求仕様の変更やIC改版の際にリグレッションテストを実施します。
アナログ回路ではIC全体で300以上の検証項目のシミュレーションを実施し結果のドキュメント (Excel) を更新しますが、シミュレーション結果は各テストベンチ (view) を開いて確認し、ドキュメントに反映しないと全検証項目での進捗が把握できません。トレーサビリティのため検証項目毎にテストベンチや検証結果も更新が必要です。このドキュメント更新には多大な工数が費やされますが、トレーサビリティ環境を導入することで検証進捗の可視化とドキュメント生成が自動化され、リグレッションテストの実施も容易になりました。
このトレーサビリティ環境の導入事例をご紹介します。
株式会社日出ハイテック
LSI設計部
柳井 貴雅
氏
株式会社日出ハイテック
LSI設計部
大野 和
氏
Custom Compiler, PrimeWave, Verdi, VC Execution Manager
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Study of vehicle level simulation
ルネサス エレクトロニクス株式会社
12:40-13:15
S-2
日本語同時通訳
Study of vehicle level simulation
Vehicle level simulation へのルネサスの取り組みを紹介します。ルネサスでは、ソフトウエア中心の製品開発手法として"SHIFT LEFT"、"SOFTWARE FIRST"を掲げ、当社車載用SoC : R-CarおよびMCU：RH850のデバイスモデルに基づくコンポーネント・レベルのシミュレーション環境を実現しています。これらのモデルと、プラント・モデル、Drive simulator、Instrument panelを、Synopsys eDT(electronic Digital Twin)で結合することにより、Vehicle levelでのシミュレーション環境の実現を目指しています。
ルネサス エレクトロニクス株式会社
SW&D / HPC Software Solution Division
Senior Principal Engineer
廣田 誠
氏
ルネサス エレクトロニクス株式会社
SW&D / HPC Software Solution Division
Manager, Software engineering
Phu Ho
氏
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シリコンフォトニクス技術を用いたPCIe6.0対応光トランシーバの開発
アイオーコア株式会社
シリコンフォトニクス技術を用いたPCIe6.0対応光トランシーバの開発
AIや機械学習の進展でデータ・トラフィックの増大が進んでおり、光配線による広帯域化・低電力化が強く求められています。我々はシリコンフォトニクス技術を用いたPCI Express対応光トランシーバの技術開発に取り組んでおり、これまでに32 Gb/s (PCIe 5.0相当) の動作実証に成功しています。本セッションでは、PCIe6.0に向けてシノプシス社のPCIe IPを活用し、光電変換用高速アナログ回路 (光変調器ドライバ/トランスインピーダンスアンプ) を付加した光トランシーバ用電気ICの設計事例についてご紹介します。
この成果の一部は，国立研究開発法人新エネルギー・産業技術総合開発機構 (NEDO) の「グリーンイノベーション基金事業／次世代デジタルインフラの構築」(PJNP21029) の結果得られたものです。
アイオーコア株式会社
IC設計チーム
プリンシパルエンジニア
岡本 大典
氏
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13:25
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14:00 |
RTL DFT 合成からのFusion Compiler Full-flow with DSO.ai
ルネサス エレクトロニクス株式会社
RTL DFT 合成からのFusion Compiler Full-flow with DSO.ai
高速CPUなどでは、予測性や究極の最終QoRを目指すため、早期の段階から物理情報を考慮した設計が求められています。物理合成を行ったとしても、その後DFT工程が入ることで一旦論理だけのネットリストの世界に出てしまい、物理合成時とその後で配置情報が変わってしまうという問題点があります。
これらの課題に対してルネサスでは、Fusion Compilerを使用してその課題を解決し、ワンコックピットで合成とインプリを実行するフローを立ち上げました。
これにより、無駄な工程のない短TATでのQoR探索が可能となります。加えて、合成初期から容易にDSO.aiで最適なPPAを探索することが可能となり、ルネサスが考える究極のQoR探索が短TATで実現可能となりました。今回は、実例を交えその内容をご紹介します。
ルネサス エレクトロニクス株式会社
エンベデッドプロセッシング プロダクトグループ
エンベデッドプロセッシング IC開発統括部 バックエンド設計第二部
バックエンドエンジニア
辻川 敦也
氏
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PrimeClosureが実現する先端ノード・デザインの設計収束の高速化
Synopsys, Inc.
13:25-14:00
SO-2
ビデオセッション（英語字幕付き）
PrimeClosureが実現する先端ノード・デザインの設計収束の高速化
高度化したプロセス・テクノロジを用いた先端ノード・デザインは、性能と消費電力効率の限界を押し拡げています。一方で、新しいエンド・マーケットの台頭により、これまでのノード世代よりも設計プロジェクト期間は短くなっています。デザインも複雑化するため、可能な限り高い性能とマーケットが求める消費電力効率を実現するにあたって、設計者は多くの課題を克服しつつ設計収束までにかかる期間を短縮しなければなりません。PrimeClosureは、最新の設計収束（ECO）サインオフ・ソリューションです。業界標準のスタティックタイミング解析サインオフ・ソリューション PrimeTimeとの統合により、PPAの短期収束を実現します。Gigachip階層テクノロジは、大規模チップの設計収束を高速化し、TATを短縮し、必要なハードウェア・リソースを大幅に削減します。本セッションでは、性能、パワー/消費電力/面積、ダイナミック電圧降下、堅牢性、後期メタルECOに対応した設計収束コックピット PrimeClosureについてご説明します。
Synopsys, Inc.
Sr. Director, EDA Group, Product & Business Management
Manoj Chacko
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非同期問題撲滅への挑戦 2024
ソニーセミコンダクタソリューションズ株式会社
非同期問題撲滅への挑戦 2024
2019年のSNUG Japanにて「非同期不具合撲滅への挑戦」というタイトルで、多くの疑似エラーの中から真の非同期エラーを抽出する方法と、構造解析によらない再収束検証手法についてご提案しました。その時ご提案したことが、VC SpyGlass CDCによって実現できるということを知り、移行の検討を始めました。しかし、移行にはクリアすべき課題がありました。具体的にはVC SpyGlass CDCはSpyGlass CDCと同等以上の機能があるのか、新機能は効果が期待できるか、そしてSpyGlass CDCからの移行は容易かということです。これら課題に対して評価と課題解決のための開発を行い、すべての課題をクリアできたので移行を始めました。本セッションでは、VC SpyGlass CDCへの移行にあたり弊社で取り組んだ内容と導入の効果についてご説明します。
ソニーセミコンダクタソリューションズ株式会社
モバイルシステム事業部 MS設計2部 12課
鈴木 雄三
氏
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カスタム回路をデジタルの速度でSimulation！
PrimeSim Hybrid Timing 高速SPICE Simulationのフラッシュメモリ回路への適用事例
キオクシア株式会社
日本シノプシス合同会社
カスタム回路をデジタルの速度でSimulation！
PrimeSim Hybrid Timing 高速SPICE Simulationのフラッシュメモリ回路への適用事例
NANDフラッシュメモリ開発では、絶え間ない高機能化や性能改善要求に応えるため回路変更回数が多く、その度に回路シミュレーションを再実行する必要があります。
チップ面積と性能を最適化するためにトランジスタレベルで設計されたカスタム設計領域があり、デジタル回路は高速なシミュレーション手法がある一方、カスタム部のロジック回路はSPICEシミュレーションが必要となり、解析Vector数も多く、実行時間に課題がありました。そこで、カスタム部の回路シミュレーション高速化のためにPrimeSimの新機能であるHTを適用した結果、速度の向上を確認することができました。
本セッションでは、フラッシュメモリ回路への適用結果と利用上のポイントについてご紹介します。
キオクシア株式会社
設計技術推進部 設計技術第二担当
主務
小野 祐介
氏
タイミングライブラリ活用によるシミュレーション効率化フロー PrimeSim HTのご紹介
高機能DRAM/FlashデザインではHDLとのミックスシグナルシミュレーションとトランジスタレベルの回路シミュレーションが広く使われています。
ミックスシグナルシミュレーションは多数のベクタを高速に実行しますが厳しいタイミングマージン検証には向きません。またSTA/SDCによる検証もメモリチップ内部のクロックがパワー・パフォーマンス・エリアにセンシティブに影響するため不十分です。トランジスタレベルのfast-spiceは高精度のサインオフ検証ができますが、長いシミュレーション時間とベクタカバレッジが制限されるトレードオフがあります。
本セッションではこれら各検証環境の制約解消を目的に開発を進めておりますタイミングライブラリ活用による回路シミュレーション効率化フロー、PrimeSim HT（ハイブリッドタイミング）をご紹介します。
日本シノプシス合同会社
カスタマーサクセスグループ
アプリケーション・エンジニア
田中 泰廣
PrimeSim Hybrid Timing (PrimeSim HT)
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Silverを用いた早期SW開発用シミュレーション環境
愛三工業株式会社
Silverを用いた早期SW開発用シミュレーション環境
ソフトウエアの単体モジュール検証時に、動的機能の検証は、結合時の検証精度・品質を確保するために重要です。動的検証は一般的にHILSを使用しますが、単体検証用のHILS導入は課題が多いです。手軽な単体モジュール検証環境として、SILS導入を検討しましたので、これをご報告します。SILS導入により、単体モジュールの品質向上および検証の自働化による開発の効率化が見込まれます。
愛三工業株式会社
デジタルソフトウエア開発部 ソフトウエアファースト室
テクニカルアドバイザー
佐々木 茂
氏
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GUCはいかにして次世代Advanced ASICを実現したのか!?
～Synopsys高速I/F IP適用によるAutomotive製品の成功事例ご紹介
Global Unichip Japan株式会社
GUCはいかにして次世代Advanced ASICを実現したのか!?
～Synopsys高速I/F IP適用によるAutomotive製品の成功事例ご紹介
AI、HPCおよびネットワークアプリケーション向けのAdvanced ASICを実現する上で、高性能かつ高品質なIPは重要な役割を果たします。昨今の自動運転市場の需要が高まるにつれて、IPには機能安全性、高い信頼性、および高い品質グレードが求められます。GUCはシノプシス社と緊密かつ長期にわたる協力関係を築き、これらの要望を満たす完全なIPポートフォリオをお客様にご提供しています。
本セッションでは、シノプシス社のIPおよびEDAツールをGUCのAutomotive向けデザインサービスと組合せて活用することで、実際の顧客製品プロジェクトにて開発成功した事例及び、車載向けChipletトレンド状況とGUCの取組みもご紹介します。特に、テスト時間、テストカバレッジおよび消費電力のトレードオフなど、これらAutomotive向け設計で発生する課題をいかにして最適化させるのか、といった包括的なノウハウとプロセスに焦点を当ててご紹介します。
Global Unichip Japan株式会社
President Office
コーポレート副社長
入江 和幸
氏
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14:10
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14:45 |
Fusion Compiler Virtual Flatフロー適用による大規模SoCのP&R RunTime削減の取り組み
株式会社ソシオネクスト
Fusion Compiler Virtual Flatフロー適用による大規模SoCのP&R RunTime削減の取り組み
3n/5nmのような先端プロセスでは10億ゲートを超える大規模回路を扱うことができるため、CPUコアを多数搭載してパフォーマンスを向上させることが可能ですが、 回路規模に比例してP&R RunTimeが伸びるため、大規模回路でもRunTime削減可能なEDAツール対応が求められています。
このような背景に対してソシオネクストはシノプシス社と綿密に協力してFusion CompilerのVirtual Flatフローを適用し、大規模P&RのTAT短縮に大きく貢献することができました。
本セッションでは、最新ARMコアを搭載したN5Aプロセスの大規模SoCにVirtual Flatフローを適用した事例をご説明し、弊社の大規模P&RのTAT短縮の取り組みについてご紹介します。
株式会社ソシオネクスト
グローバル開発本部 バックエンド開発部
シニアエンジニア
堤 正範
氏
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低電力設計を効率化！電力見積もりだけじゃないPrimePower RTL活用術
キオクシア株式会社
低電力設計を効率化！電力見積もりだけじゃないPrimePower RTL活用術
AIの急速な普及に伴い情報化社会における消費電力が世界的な問題となっており、その技術を支えるストレージ・デバイスも低電力化が求められています。フラッシュメモリとSSDのリーディング・カンパニーであるキオクシアのSoC開発では、PrimePower RTLなどの先端ツールを駆使し、様々な設計上の工夫をすることで厳しい低電力目標を達成しサインオフしています。ただし当社のPrimePower RTLの活用は設計初期の電力見積もりにとどまりません。シノプシス社と共同開発したRTL電力探索機能による効率的な電力削減の検討、設計終盤での高精度な電力予測手法による後戻り撲滅、長大な動作波形の解析を劇的に短縮するAdvanced Cycle Power Analysisによるダイナミック電力解析の効率化と利用範囲を拡大させてきました。本セッションでは当社が工夫し実践したPrimePower RTLの応用事例をご紹介します。
キオクシア株式会社
設計技術推進部 設計技術第一担当
主務
宮武 太一
氏
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Timing Constraints ManagerによるRTL段階でのタイミング制約 (SDC) 検証機能のご紹介
日本シノプシス合同会社
Timing Constraints ManagerによるRTL段階でのタイミング制約 (SDC) 検証機能のご紹介
大規模化/複雑化する設計、厳しい設計期間の要求に対応するため、品質の高いタイミング制約を作成することの重要性が高まっています。
RTL設計の段階からタイミング制約を作成・検証し、制約の抜けや矛盾をチェックして取り除いておくことで、実装に入ってからの手戻りによるスケジュールの遅れを防ぐことができます。
また、タイミング例外に関して十分な検証フローを確立しておくことで、リスクを避けながらタイミング例外を活用でき、過剰な最適化によるQoRの低下を防ぐことが可能になります。
本セッションでは、Timing Constraints Managerを使用したRTL段階でのタイミング制約のLint機能、およびフォーマル検証とシミュレーションによってタイミング例外を検証するフローをご紹介します。
日本シノプシス合同会社
カスタマーサクセスグループ
シニアスタッフ・アプリケーション・エンジニア
小宮 健一
Timing Constraints Manager
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回路検証のシフトレフトを実現する高速・高精度な回路検証環境の構築とGPU活用
ルネサス エレクトロニクス株式会社
回路検証のシフトレフトを実現する高速・高精度な回路検証環境の構築とGPU活用
ルネサス エレクトロニクスは、業界をリードする高性能かつ多機能なMCU製品群をご提供しています。これを可能にするのは、高性能で低消費電力のI/Oやコンバータなど、最新の組込みアナログ回路技術ですが、近年の様々な技術進化に伴い、回路検証時間が大幅に延びており、そのシフトレフトが求められています。そこで、PrimeSim HSPICEの検証資産を再利用できるPrimeSim SPICEを新たに導入して、飛躍的に高速かつ高精度な回路検証環境を構築し、回路検証のシフトレフトを実現しました。本セッションでは、当社が開発した高速・高精度な回路検証環境、そして更なるシフトレフトの可能性が見えてきたGPU活用のノウハウについて、具体的な事例を交えてご紹介します。
ルネサス エレクトロニクス株式会社
エンジニアリンググループ EDA技術開発統括部 アナログ設計技術部 第二課
技師
柳澤 拓実
氏
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HAPSを使用したSoC検証向けFPGA Prototyping Technology
～車載向け伝送技術への対応例
Synopsys, Inc.
14:10-14:45
S-4
日本語同時通訳
HAPSを使用したSoC検証向けFPGA Prototyping Technology
～車載向け伝送技術への対応例
近年SoCのHW/SW開発では、高速なデータ転送が求められるアプリケーションの需要は拡大し続けています。最先端の開発現場の一つとして、車載システム環境の開発などがあげられます。プロトタイピング・システム環境を実現する上で要求される点は、FPGA内に格納するロジックのみでなく、現実的なスピードで動作するGMSLのような高速周辺ドータボードや、ビッグデータを処理するための高速なプラットフォームの実現です。本セッションでは、シノプシスが用意している、設計者が必要とする様々な周辺回路接続方法のソリューションについてと、一つの例として高速伝送のGigabit Multimedia Serial Link (GMSL) ベースのデザインを実装したプロトタイピング・システム環境をご説明します。
Synopsys, Inc.
R&D Engineering, Sr Manager, Systems Design Group
Freddy Lin
HAPS, ProtoCompiler, ZeBu, VCS, Verdi, XILINX, VU19P, MIPI, IPK, RDK, RISC-V, IP-based Frame Rate Match(FRM), Gigabit Multimedia Serial Link (GMSL), Automotive
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マルチダイシステムのIOおよびメモリーチップレット設計を加速するための協業のご紹介
アルチップ・テクノロジーズ株式会社
日本シノプシス合同会社
マルチダイシステムのIOおよびメモリーチップレット設計を加速するための協業のご紹介
1つのチップ上に全ての機能が集積されたモノリシックSoCから、機能の異なる複数のチップレットを1つのパッケージに統合するマルチダイ・システムに移行する必要性は既に良く知られています。そして今、そのマルチダイ・システムを実現しなければいけない時が到来しています。
しかし、その実現に向けては、コスト、市場投入までにかかる期間、チップレット統合リスク等、解決しければならない多くの課題に直面します。
アルチップは2.5Dおよび3D 設計から製造プラットフォームをご提供し、シノプシスはシリコン実証済みIP ポートフォリオとフルスタック EDAを提供することで、お客様の要件を満たすマルチダイ・システムを実装するIOチップレット対応設計エコシステムをできる専門知識とテクノロジを獲得できるようになります。
アルチップ・テクノロジーズ株式会社
Project Management Group
Sr. Staff engineer
阿部 康一
氏
日本シノプシス合同会社
IPグループ
アプリケーション・エンジニア
草刈 隆
DesignWare Die-to-Die IP, High-Speed SerDes IP, Memory Interface IP
- チップレット
- ユーザー事例
- シノプシス技術セッション
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14:45
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15:05 |
コーヒーブレイク
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15:05
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短TATを実現するRapidus階層レイアウト設計環境Raads.Managerのご紹介
～ 設計TAT半減を目指して
Rapidus株式会社
短TATを実現するRapidus階層レイアウト設計環境Raads.Managerのご紹介
～ 設計TAT半減を目指して
Rapidusがご提供する短TAT設計環境Raads (Rapidus AI-Assisted Design Solutions) の技術要素の一つである階層レイアウト環境Raads.Managerをシノプシス社と共同開発中です。今回シノプシス社のRTL Architect / DSO.ai / Fusion Compiler / Design.daで構築中の設計フローでの試行結果をご紹介します。
ML/AIを階層レイアウト・フローにおいて駆使することで大幅な設計TATの短縮を目指しています。現在の開発状況と今後のロードマップについてもご紹介します。
Rapidus株式会社
シリコン技術本部 設計・PDK開発部
ディレクター
鶴崎 宏亀
氏
RTL Architect, DSO.ai, Fusion Compiler, Design.da
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ソニーにおけるPrimeSim Custom Faultを用いたアナログ故障診断への挑戦
ソニーセミコンダクタソリューションズ株式会社
ソニーにおけるPrimeSim Custom Faultを用いたアナログ故障診断への挑戦
FastSpiceエンジンXAに対応した高速アナログ故障シミュレータであるPrimeSim Custom Faultや、パラレル性の高いロジック故障シミュレータであるVC Z01Xは、検出率算出のみならず、故障箇所を突き止める用途も期待されています。しかし、シミュレーション時間ｘ想定故障箇所 x 故障モデル分の実行時間の問題がつきまといます。
巨大なアナログ回路を有するソニーのCMOSイメージセンサーにおいて、その実行時間の影響は顕著であるため、まずは実測定結果を精査することで故障嫌疑範囲を狭めて想定故障箇所数を減らし、さらにシミュレーション・ベンチの軽量化を事前に行いました。そこから高速なCustom Faultを用いて論理的に説明のつく故障箇所・モデルを絞り込み、いくつかの不良事例で故障箇所を一つに絞り込むことに成功しました。その一例を具体的にご紹介します。
ソニーセミコンダクタソリューションズ株式会社
モバイルシステム事業部
MIS技術2部
8課
河村 渡
氏
PrimeSim CustomFault, VC Z01X
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RTL2Gate一貫検証と階層検証フローによる、大規模製品のCDC検証効率と品質向上
ルネサス エレクトロニクス株式会社
RTL2Gate一貫検証と階層検証フローによる、大規模製品のCDC検証効率と品質向上
大規模製品含め多様なチップを開発するには、品質を保ちつつ効率よく検証可能な手段が求められます。昨今のチップでは回路規模増大が進んでおり、且つ様々なIPが搭載されているため非同期回路も増えており、CDC検証は複雑になってきました。
ルネサスでは、シノプシス社と協業し、RTLからGateで一貫したCDC検証機能と、大規模チップでも対応可能な階層CDC検証機能を有するVC-SpyGlassを展開、CDC検証の効率化と短TAT・省メモリを実現しました。
本発表では、これらルネサスの取り組みについてご紹介します。
ルネサス エレクトロニクス株式会社
エンジニアリンググループ EDA技術開発統括部 デジタルバックエンド設計技術部
主任技師
石川 博嗣
氏
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高速チャネルのためのイコライザ設計におけるAIの活用事例
キオクシア株式会社
日本シノプシス合同会社
高速チャネルのためのイコライザ設計におけるAIの活用事例
現在および将来の高速データ通信においては、Gbpsをはるかに超える速度を低い誤り率 (BER) で実現するために、高度なイコライザ回路が必要となります。これまで、このイコライザ回路のモデリング (IBIS-AMI等) や最適な伝送設定 (DFE/FFE tap等) は設計者の手作業と視認で行われることが主流でした。本セッションでは、複雑さが増すイコライザ設計において人工知能 (ASO.ai) を活用した事例をご紹介します。
キオクシア株式会社
設計技術推進部 設計技術第二担当
参事
蟹江 雅人
氏
日本シノプシス合同会社
カスタマーサクセスグループ
アプリケーション・エンジニア
加藤 亮平
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ZeBu-EP1で加速！ 「Beyond 5G IoT SoC検証」
シャープセミコンダクターイノベーション株式会社
ZeBu-EP1で加速！ 「Beyond 5G IoT SoC検証」
当社の、Beyond 5G IoT SoC開発におけるZeBu EP1の適用についてご紹介します。今回の通信SoC開発にあたり、初めてZeBuを導入しましたが、コンパイル時間の削減や独自のジョブ管理システムの構築など、さまざまな工夫を施し、効率的なSoC検証環境を構築しました。その結果、従来のソフトウェア・シミュレータを用いるよりも高速なSoC検証を行うことができ、実シリコンの動作環境を待つことなくHWとSWの統合検証を進めることができました。さらに、実シリコンでは解析が困難なHWブロックのSW制御の問題などを特定することができました。本セッションでは、どのように環境を構築していき、HW/SW統合検証環境を運用しているか、またどのような効果が得られたかをご紹介します。
シャープセミコンダクターイノベーション株式会社
第二開発部
係長
濱 誠一
氏
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UCIeの最新状況 ～機能拡張、IPの現状およびエコシステムの相互接続性
日本シノプシス合同会社
UCIeの最新状況 ～機能拡張、IPの現状およびエコシステムの相互接続性
複数ダイを接続するインターフェイスとしてUCIeが事実上の業界標準として認知されています。そのUCIeは接続の信頼性向上、使用用途の追加、コンプライアンスや相互接続性について進化を続けています。
本セッションでは、その進化の概要やエコシステムについて、実例を交えて概要をご紹介します。UCIe規格に含まれている様々な変化を振り返り、皆様のシステム要請に応えるための最適解を導く手段としてお使いいただけます。また様々な実装技術への対応や、その他のUCIeを用いたダイ間接続での課題とその解決方法についてもご紹介します。
日本シノプシス合同会社
IPグループ
アプリケーション・エンジニア
長谷川 浩之
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15:50
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16:25 |
3DIC Compilerを用いて2.5D チップレットを効率的に開発する設計環境
株式会社ソシオネクスト
3DIC Compilerを用いて2.5D チップレットを効率的に開発する設計環境
2.5D チップレットはインターポーザ上にダイを分割して集積することによる性能向上や、異なる機能を持つダイの集積による多機能化など様々な恩恵をもたらします。しかし、積層されたダイ、インターポーザ、PKG基板それぞれの設計ルールを考慮した最適化、HBMやUCIeの高速化に対応したD2D信号配線の実現、多様なインターポーザの特徴に合わせて最適な設計手法の確立が課題です。これらの課題の解決と設計TAT短縮を両立するために、ダイ、インターポーザ、PKG基板を統合的に最適化するレイアウト環境、高性能かつ高信号品質を実現する自動D2D配線機能、RDL-インターポーザの電源Plane/Degass Holeを自動で最適化する機能を搭載する設計環境をシノプシス社と共同で開発しました。本セッションではその設計環境についてご紹介します。
株式会社ソシオネクスト
グローバル開発本部 基盤開発部
シニアエンジニア
野沢 俊晴
氏
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車載向けチップレットのシリコン・ライフサイクル・マネージメント
Synopsys, Inc.
15:50-16:25
TEST-2
ビデオセッション（英語字幕付き）
車載向けチップレットのシリコン・ライフサイクル・マネージメント
チップレット・ベースのIC開発は、モノリシックSoCよりもコスト/性能/電力最適化の点で優位性があります。HPC（高性能コンピューティング）やデータセンターなどでの採用に続き、自動車業界でも、その拡張性と柔軟性の高さからチップレット・ベースのマルチダイICを採用することが予想されています。シノプシスのシリコン・ライフサイクル・マネージメント（SLM）IPポートフォリオは、車載システム向けICのライフサイクルのさまざまな段階（設計/量産立ち上げ/製造/実用）をサポートしています。本セッションでは、マルチダイICのモニタリング/テスト/診断へのSLM IPポートフォリオの適用についてご説明いたします。完全なインターコネクト、ロジック、メモリテストのアクセスメカニズムのためのマルチダイ・リファレンスフローならびにメソドロジと、シリコン・プルーフポイント（主要なファウンドリーのパッケージング技術との共同開発）についてもご説明します。
Synopsys, Inc.
Principal Product Manager, Hardware Analytics and Test, EDA Group
Faisal M. Goriawalla
SLM IP, UCIe MTR, IEEE1838, SMS ext-RAM, SHS, LTR, SIM
- オートモーティブ
- チップレット
- シノプシス技術セッション
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Shift Left Strategy:
機能安全における信頼性・生産性・効率性を向上させるシノプシスのEarly Design Exploration
日本シノプシス合同会社
Shift Left Strategy:
機能安全における信頼性・生産性・効率性を向上させるシノプシスのEarly Design Exploration
ミッションクリティカルな車載半導体設計においてISO 26262への準拠は必須で、機能安全を考慮した検証・設計は現在の開発工程に追加となる作業になります。
またTime-to-Marketや設計/検証の効率化を考慮すると、「機能安全を考慮した設計/検証」自体もシフトレフトの考え方を取り入れる必要があります。
本セッションでは、シノプシスの機能安全検証のツール・フローを使用して、いかにこのシフトレフトを実現させていくかをご説明します。
日本シノプシス合同会社
カスタマーサクセスグループ
アプリケーション・エンジニア
茂木 幸夫
VC Functional Safety Manager, VC SpyGlass Fault Analysis, VC Z01X
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AIが切り拓く新たな回路設計の未来 ～ ルネサスの回路定数最適化技術
ルネサス エレクトロニクス株式会社
AIが切り拓く新たな回路設計の未来 ～ ルネサスの回路定数最適化技術
ルネサス エレクトロニクスは、常にお客様に最高品質で高機能な製品をご提供しています。これらの製品に組み込まれている高機能・高性能アナログ回路の実現においては、面積や消費電力の増大といった問題の対策のため、回路設計ではトポロジーの決定と定数最適化が重要な役割を果たします。特に定数最適化では、目標の性能仕様を満たすために多くのシミュレーションが必要で、時間がかかるという課題がありました。
そこで弊社は、AI/ML技術で効率的に設計を進めるためにASO.aiを活用した定数最適化環境を構築しました。これにより、面積の縮小、消費電力の削減、さらには定数最適化期間の大幅な短縮を実現しました。
本セッションでは、弊社の定数最適化環境の概要、適用事例、そして実用化に至るまでの活用ノウハウをご紹介します。
ルネサス エレクトロニクス株式会社
エンジニアリンググループ EDA技術開発統括部 アナログ設計技術部
紅林 亮平
氏
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大規模プロセッサ「MONAKA」のシステムレベル検証へのZeBu Server 5適用
富士通株式会社
大規模プロセッサ「MONAKA」のシステムレベル検証へのZeBu Server 5適用
大規模プロセッサ開発において、リスピンの発生は工程・費用両面で非常に大きなインパクトを持ちます。そのため、システムレベルでの論理シミュレーションによる機能検証、性能/消費電力の妥当性確認、OS/実アプリケーションを使用したシステム動作確認を行い、プレシリコン・フェーズで十分な品質確保を行うことが重要です。これを実現するため、デバッガビリティと運用性を考慮した大規模システム・シミュレーション環境の構築を行いました。このシミュレーション環境では、仮想デバイスの導入などにより高精度にシステム動作を表現することにも取り組んでいます。
本セッションでは、ZeBu Server 5を使用した大規模プロセッサ「MONAKA」のシステム検証について、弊社での実施事例をご紹介します。
富士通株式会社
先端技術開発本部
プロセッサ開発統括部
第一開発部
マネージャー
松井 宣幸
氏
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DRAM メモリのパフォーマンス向上について
日本シノプシス合同会社
DRAM メモリのパフォーマンス向上について
DRAMメモリのパフォーマンスは、スループットとしてのaverage read latencyによって特徴付けられます。Rank、Bank Group、Bankの役割、System addressから DRAM addressへのaddress mapping、DRAM Page Policyの選択、Refresh Policyの選択、read/write switching policyなど、DRAM パフォーマンスを向上させるための方法についてご説明します。
日本シノプシス合同会社
IPグループ
アプリケーション・エンジニア
稲垣 英明
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16:35
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17:10 |
チップレット技術が車載用半導体の未来を変える！（最新設計技術と課題を徹底議論！）
大阪大学
アオイ電子株式会社
株式会社ソシオネクスト
ルネサス エレクトロニクス株式会社
アンシス・ジャパン株式会社
株式会社図研
日本シノプシス合同会社
16:35-17:55
DD-7 パネルディスカッション
チップレット技術が車載用半導体の未来を変える！（最新設計技術と課題を徹底議論！）
従来のモノリシックなチップから、機能ごとに最適なプロセスで分割したチップレット技術を用いることで、低コストでスピーディーな半導体を開発することができ、そのような半導体は自動車業界でも注目されています。チップレットは半導体と基板、設計と製造、解析と検証など、さまざまなコラボレーションが必要とされますが、本パネルディスカッションではそのようなコラボレーションについて議論ができるよう、幅広い分野の方々をお招きしました。チップレットの最新技術と課題についての議論は必見です。
＜モデレーター＞
大阪大学
フレキシブル3D実装協働研究所
特任教授・所長
菅沼 克昭 氏
＜パネリスト＞
アオイ電子株式会社
第1技術本部 製品企画部 製品企画課
課長代理
岩部 嵩司 氏
株式会社ソシオネクスト
グローバルリーディンググループ 先端テクノロジチーム
プリンシパルエンジニア
田中 功 氏
ルネサス エレクトロニクス株式会社
エンジニアリンググループ EDA技術開発統括部
デジタルバックエンド設計技術部 サインオフ設計技術課
課長
淺野 浩三 氏
アンシス・ジャパン株式会社
セミコンダクタビジネスユニット
シニアAEマネージャー
高橋 昌也 氏
株式会社図研
技術本部EL開発部EL4セクション
セクション責任者
菅谷 直之 氏
日本シノプシス合同会社
EDAグループ
プリンシパル・エンジニア
古賀 一成
3DIC Compiler
- オートモーティブ
- チップレット
- パネル/トークセッション
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三菱電機の ASIC / FPGA 設計品質向上への取組み ～ VC SpyGlass / VC Formal 活用
三菱電機株式会社
三菱電機の ASIC / FPGA 設計品質向上への取組み ～ VC SpyGlass / VC Formal 活用
三菱電機ではASIC設計に限らずFPGA設計においても、各種検証ツールを活用して設計品質を向上させています。これにより不具合の未然防止を図るとともに、将来ASICにポーティングする場合にも十分な設計品質を確保することに取組んでいます。今回、シノプシス社の検証ツールであるVC SpyGlassとVC Formalを我々の製品開発で活用することにより、製品品質を向上させました。
VC SpyGlassでは、多数の非同期クロック間のCDC検証において、機械学習 (ML) 機能を活用した根本原因解析によりCDC解析の効率を大幅に改善できました。またVC Formalでは、RTLコーディング段階からオート・プロパティ検証を実施することにより不具合の早期発見につなげ、さらに回路の抽象化などのツール高速化手法の活用によりコーディング・検証ループの短TAT化を実現しました。本セッションでは、これらの事例をご紹介します。
三菱電機株式会社
設計システム技術センター LSI応用技術推進部 LSIシステム設計応用技術G
主任
森 敦弘
氏
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Analog設計におけるAIの活用と未来を語る
東京大学大学院
日本シノプシス合同会社
16:35-17:55
CD-7 トークセッション
Analog設計におけるAIの活用と未来を語る
アナログ・カスタム設計では、極めて大きな設計空間の中から高い性能要件を満たす回路を作り上げると同時に、高い視認性 (回路の美しさ) が求められます。このような高度な問題に、AIはどのように応えるでしょうか。
本セッションでは、東京大学工学系研究科より飯塚哲也准教授をお招きして、アナログ設計におけるAIの活用研究の最先端について、またEDAベンダおよび設計者はこれにどう向き合うべきかについてお話いただきます。
セッション後半ではご来場の皆様からのご意見・ご質問をもとに、さらに議論を深めていきます。
東京大学大学院
工学系研究科附属システムデザイン研究センター
准教授
飯塚 哲也
氏
日本シノプシス合同会社
EDAグループ シリコンテクノロジー・グループ
R&Dエンジニアリング シニア・アーキテクト
三堂 哲寿
Analog Design AI Solution
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システム検証の現場から：ニコンのZeBu/Virtualizer活用法
株式会社ニコン
システム検証の現場から：ニコンのZeBu/Virtualizer活用法
本セッションでは、弊社の画像処理エンジン開発においてZeBuとVirtualizerを使用したシステム検証手法についてご紹介します。
弊社カメラシステムの鍵となる画像処理エンジンは、性能向上・機能追加を実現するため、世代毎に大規模化・複雑化の一途を辿ります。
その様な大規模SOCおいては、製品ユースケースでの検証による品質確保が非常に重要となりますが、設計段階での論理シミュレーションでは時間がかかりすぎる一方、サンプル・フェーズ以降での検証/評価では手戻りが大きすぎます。
これらの問題を解決するためのニコンの対応策と取り組みをご説明します。
株式会社ニコン
映像事業部 開発統括部 第一開発部 第一開発課
海老澤 一仁
氏
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RSoft製品とSentaurus TCADを用いた光と電気の連携解析機能のご紹介
Synopsys, Inc.
RSoft製品とSentaurus TCADを用いた光と電気の連携解析機能のご紹介
RSoft Photonic Device Toolsは業界最大のツール群をもつ電磁光学シミュレーション・ツールで、SWB上で利用することができます。解析手法にはEMWと同様のFDTD法に加えてRCWA法やBPM法も利用することができ、計算用途により最適なツールを選択することができます。
また、RSoft製品はSentaurus TCADで利用しているTDR形式のデータファイルを直接読込むことができ、出力データもTDRファイル形式で出力できるためシームレスな連携が可能です。RSoftツール・ステップをSWB上で利用する際に簡単に設定するウィザード機能があります。ユーザー様は必要な情報を入力することで基本的なモデルファイルの作成が可能になります。
Synopsys, Inc.
Sr Manager, Applications Engineering, Optical Solutions Business Unit
Dan Herrmann
Sentaurus TCAD, RSoft Photonic Device Tools
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17:20
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17:55 |
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VIP Co-start、カスタムサービスとSVK(SoC Verification Kit)の紹介
日本シノプシス合同会社
VIP Co-start、カスタムサービスとSVK(SoC Verification Kit)の紹介
VIP (Verification IP) を利用する際、特に初めてのユーザー様は使い方に慣れておらず、導入に時間がかかることがあります。VIP Co-startサービスは、弊社のVIPエキスパートがユーザー様の環境立ち上げをサポートするサービスです。また、SVK (SoC Verification Kit) は、弊社のデザインIPも併せて導入されるお客様向けのサービスで、デザインIPの構成に合わせたテストベンチおよびテストベクタをご提供します。
本セッションでは、これらのサービスについてご紹介します。
日本シノプシス合同会社
カスタマーサクセスグループ
アプリケーション・エンジニア
寺澤 博雅
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ZeBu Cloudによるチップトップ検証実行時間削減とASIC設計サービスの新しい形
株式会社メガチップス
ZeBu Cloudによるチップトップ検証実行時間削減とASIC設計サービスの新しい形
DUTが巨大になるに伴い、チップトップ検証の実行時間は長くなり、それをハンドリングするために多くのリソースも必要になってきています。それらに対するソリューションとして、Zebu Cloudを活用した事例をご紹介します。ZeBuを有効に使用するためには事前の検証環境構築が重要ですので、再現性があり汎用的に使える実装方針案を提示します。また、Cloudならではの拡張容易性と、実際の使用感についても言及します。
株式会社メガチップス
ASIC事業本部 第1開発部 1課
主幹
岩井 祥悟
氏
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RSoft製品とSentaurus TCADの連携事例のご紹介
日本シノプシス合同会社
RSoft製品とSentaurus TCADの連携事例のご紹介
Sentaurus TCADとRSoft Photonic Device Toolsの連携解析事例をご紹介します。アプリケーション事例としてはCMOSイメージセンサーやシリコンフォトニクスデバイスなどがあり、RSoft製品をSWB状で利用することでSDEやS-Processなどで作成した構造をファイル・フォーマットの変換なしで直接RSoftで取り込み、吸収密度分布などの光学特性を計算、結果をS-Deviceに渡すことができます。これにより、イメージセンサー、光変調器、フォトディテクタなど、光と電気の相互作用の計算が必要なデバイスの解析において、光－電気の連携シミュレーションをシームレスに実現することができます。
日本シノプシス合同会社
オプティカルソリューションビジネスユニット
アプリケーション・エンジニア
ユン デヨル
Sentaurus TCAD, RSoft Photonic Device Tools
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18:10
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19:40 |
SNUG Meet & Chat!
ネットワーキング・パーティ
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